基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測(cè)試。正確的是（）。 ①功能仿真 ②時(shí)序仿真 ③邏輯綜合 ④配置 ⑤分配管腳
下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
四位全加器程序如下，補(bǔ)全程序。
