單項(xiàng)選擇題

在Verilog中定義了宏名 `define sum a+b+c 下面宏名引用正確的是（）

A、out=’sum+d
B、out=sum+d
C、out=`sum+d
D、都正確

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單項(xiàng)選擇題

aways begin #5 clk=0；#10 clk=~clk；end產(chǎn)生的波形（）

A.占空比1/3
B.clk=1
C.clk=0
D.周期為10

單項(xiàng)選擇題

若a=9，執(zhí)行$display（“current value=%0b，a=%0d”，a，a）正確顯示為（）

A.current value=1001，a=09
B.current vale=1001，a=9
C.1001，9
D.current vale=00…001001，a=9

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